从一次真实的 HS400ES 测试案例，聊聊输出驱动能力如何影响高速信号。
一、一次从输出配置入手的 SI 改善
看到 eMMC 信号完整性（Signal Integrity，简称 SI）测试出现 FAIL，很容易先想到走线、阻抗和负载。但仅凭测试超限，还不能判断 PCB 是否需要重新设计。
这次 HS400ES 案例的关键调整，是 eMMC Device 的输出驱动配置。
初测报告记录的工作模式为 enhance HS400，CLK 为 153 MHz；DATA 和 CMD 的多项 Device 输出指标被报告判为 Out spec。[1] 本次波形在 eMMC Device 端实测，观察的是 Device→Host 方向的输出信号。
其中，DATA 输出偏斜 tRQ 为 0.725 ns，高于报告采用的 0.400 ns 上限；Slew Rate（边沿变化率）为 0.871 V/ns，低于报告采用的 1.125 V/ns 下限。
本案例前后系统测试条件相同，实际调整对象是 eMMC Device 的输出驱动能力（Driver Strength）。根据已确认的复测反馈，调整后 DATA/CMD 相关项目通过测试。
软件配置为什么会影响波形？这里改的是输出驱动能力，它会影响芯片如何驱动外部电路。要看懂这次测试，还得把信号的采样方式和边沿放在一起看。
二、eMMC 的高速数据是怎么传输的？
Host 通过 CLK、CMD、DAT 等信号访问 eMMC。速率提高后，信号何时到达采样电平，就成了需要仔细核对的问题。
以 HS400 Enhanced Strobe（HS400ES）为例：[2]
- HS400 使用 8 bit 数据总线，按 DDR 方式传输数据；
- Host 写入数据时以 CLK 为参考；Device 输出读数据时，Host 使用 Device 发出的 DS（Data Strobe）双边沿作为采样参考；
- DS 已存在于 HS400 中。Enhanced Strobe 扩展了它在 CMD 响应阶段的用途；HS400ES 的 CMD 响应和 CRC 状态使用 DS 正边沿，不能把所有输出都理解为双边沿采样。
按报告中的 153 MHz 时钟计算，DDR 数据总线上每根 DAT 线的理论传输率为 2 × 153 MHz = 306 MT/s（每秒百万次传输）。这不是存储器的实际读写吞吐率，也不适用于 CMD 响应。
信号状态在纳秒级时间尺度上不断切换，最终能否识别出逻辑电平，已经不够。信号何时到达有效电平、保持多长时间，以及边沿变化得有多快，也得一起看。
三、测试 FAIL：时序和边沿速率同时异常
本次测试中，DATA 和 CMD 都出现了输出时序超限现象。
| 测试项目（沿用报告标签） | 报告判据 | 初测结果 | 报告判定 |
|---|---|---|---|
| DATA tRQ | ≤ 0.400 ns | 0.725 ns | Out spec |
| DATA tRQH | ≤ 0.400 ns | 0.306 ns | PASS |
| DATA Slew Rate | ≥ 1.125 V/ns | 0.871 V/ns | Out spec |
| CMD tRQ | ≤ 0.400 ns | 0.604 ns | Out spec |
| CMD tRQH | ≤ 0.400 ns | 0.297 ns | PASS |
| CMD Slew Rate | ≥ 1.125 V/ns | 1.122 V/ns | Out spec |
表中数据来自初测报告第 20–23 页，均为 Device 输出项目，工作条件同上。[1] CMD 的 tRQ/tRQH 是报告标签；JEDEC 的 CMD 响应符号为 tRQ_CMD/tRQH_CMD，引用时要与 DAT 项分开。[2]
JEDEC 对 HS400 输出时序规定了参考负载及相应电平条件。报告中的 Out spec/PASS 是此次测试的判定，不能仅凭这张表推导完整 JEDEC 合规结论。
JESD84-B51B，§10.3.5、图78
表里并不是所有时序项都 FAIL：DATA 和 CMD 的 tRQ 超限，对应的 tRQH 却都通过了。再看边沿，DATA 的 Slew Rate 明显不足，CMD 则只略低于测试限值。
把这些结果放在一起看，除了信号之间的时序关系，波形本身的边沿也值得仔细看。
实测｜初测 DATA（报告第 22–23 页）：tRQ 为 0.725 ns、Slew Rate 为 0.871 V/ns，均判为 Out spec；tRQH 为 0.306 ns，判为 PASS。
实测｜初测 CMD（报告第 20–21 页）：tRQ 为 0.604 ns、Slew Rate 为 1.122 V/ns，均判为 Out spec；tRQH 为 0.297 ns，判为 PASS。
Slew Rate 和 Skew 是两个不同的量，为什么会一起出现异常？边沿形状可能会影响时序测量，但二者不能直接画等号。
四、为什么边沿变慢，会影响时序测量？
1. 什么是 Slew Rate？
Slew Rate 描述的是信号电压随时间变化的速度，通常表示为：
SR = ΔV / Δt
仅作算式示例：若指定区间内电压变化为 0.9 V，历时 0.2 ns，该区间的平均 Slew Rate 为 4.5 V/ns。这些数值不是本案例的实测数据。
数值越大，说明在相同测量条件下，这段电压变化发生得越快。
实际波形不会像理想方波那样瞬间跳变。输出驱动器的电气特性、走线寄生参数、负载电容和信号反射，都会影响上升沿和下降沿。
边沿变化较慢时，到达某个电压阈值的时刻可能后移，进而影响按该阈值定义的时序裕量。这里不能把阈值交越时间的变化直接等同于 PCB 传输线传播时间的变化。
2. 为什么边沿速度会影响时序？
示波器并不能直接观察数字电路中的逻辑 0 或逻辑 1，它实际测量的是随时间变化的模拟电压。
在许多时序测量中，工程师需要先确定一个参考电压阈值，再记录波形经过该阈值的时刻。
假设两条信号在相近的时间开始上升。一条边沿较陡，很快到达参考阈值；另一条较缓，要晚一些才到达同一阈值。开始上升的时刻相近，测得的阈值交越时间却可能不同。
原理示意｜两条构造边沿从同一时刻出发，达到相同阈值的时刻却不同。电压已归一化，时间采用任意单位；图中阈值不是 JEDEC 规定的电平，也没有使用本案实测参数。
因此，输出时序测试中观察到的偏差，可能不仅与信号的原始发送时刻有关，还与输出边沿形状、实际负载和测量阈值有关。
HS400 规范中的 Device 输出偏斜以 DS 为参考，因此还要同时看 DS 与 DAT/CMD 的边沿及相对时序。[2] 如果 DS 和 DAT 的阈值交越时刻变化不同，相对偏斜也可能随之变化；如果两者等量移动，相对偏斜未必改变。
这只是帮助理解测量的简化情形，不能由此认定所有 Skew 异常都由 Slew Rate 引起。JEDEC 图中的 DS 参考点 VT 与 DAT/CMD 的 VOH/VOL 条件也应分别理解。[2]
JESD84-B51B，§10.10.2、图89
五、Driver Strength：软件可以配置的硬件特性
1. 什么是输出驱动能力？
Driver Strength 描述的是芯片输出端驱动外部电路的能力。
芯片输出端通常由晶体管组成的驱动电路控制。改变这部分电路的配置，就可能改变输出阻抗和电流驱动特性。
如果把输出驱动器近似看成一个具有输出电阻的电压源，那么在其他条件相同的情况下，较大的输出阻抗可能使负载充放电速度变慢，进而影响信号边沿。
对于简单的 RC 电路，其时间常数可以表示为：
τ = R × C
其中 R 为等效电阻，C 为等效电容。
这个模型不能完整描述高速传输线，却能说明一个基本关系：负载条件一定时，输出驱动器的电气特性会影响电压建立速度。
原理示意｜上图是集中 RC 近似；下图加入了传输线。R_drv 表示源端等效输出电阻，Z0 是互连的特性阻抗，t_d 是线路传播时间，C_L 是等效负载电容。两图均为简化模型，未指定本案参数；下图也不能替代完整的板级模型。
2. eMMC 的 Driver Strength 可以通过软件选择
eMMC 标准定义了不同的输出驱动类型。
JESD84-B51B 的表 206 列出以下标称输出阻抗。这是通用规范定义，不是本案例修改前后的配置：[2]
| Driver Type | 标称输出阻抗 |
|---|---|
| Type 0 | 50 Ω |
| Type 1 | 33 Ω |
| Type 2 | 66 Ω |
| Type 3 | 100 Ω |
| Type 4 | 40 Ω |
对 HS200/HS400 器件，Type 0 为必须支持项，其余类型为可选项。表中阻抗按规定的 I–V 工作点定义：VCCQ 为 1.8 V 时取 0.9 V，VCCQ 为 1.2 V 时取 0.6 V。它们不是任何电压、温度和负载下都不变的理想电阻；不同类型还有各自的适用条件。
eMMC 通过 EXT_CSD 中的相关字段报告支持的驱动类型，并允许 Host 按规范选择相应配置。
所以，分析电气波形时，也值得核对软件初始化时选择了什么输出配置。
3. 驱动能力是不是越强越好？
并不是。
调整驱动配置后，边沿是否变快、变化幅度多大，需要结合实际负载测量，不能只凭档位名称判断。
输出端、传输线和负载的阻抗匹配会影响反射；边沿时间与线路延迟的关系，也会影响波形的叠加和振铃。[3] 因此，评估配置时仍应检查过冲、下冲和其他波形指标。
Driver Strength 的选择需要兼顾信号边沿、时序裕量和波形质量，找到与当前板级互连和负载条件相匹配的配置。
六、实际改善：调整 eMMC Device Driver Strength 后
本案例调整的是 eMMC Device Driver Strength。前后系统测试条件相同；根据已确认的复测反馈，DATA 的输出时序与 Slew Rate 相关项目通过，CMD 相关项目也通过复测。
补充的复测图页标注为 enhance HS400、CLK=153 MHz。按初测报告与复测图页的表值整理，DATA 的结果如下：[1][4]
| Device DATA 输出项目 | 报告判据 | 初测表值 | 复测表值 | 复测报告判定 |
|---|---|---|---|---|
| tRQ | ≤ 0.400 ns | 0.725 ns | 0.088 ns | PASS |
| tRQH | ≤ 0.400 ns | 0.306 ns | 0.085 ns | PASS |
| Slew Rate | ≥ 1.125 V/ns | 0.871 V/ns | 4.548 V/ns | PASS |
这些结果支持把 Device 输出配置纳入该板级设计的 SI 分析。表中采用报告判定值；截图内的单次游标读数不能替代报告统计口径，也不能仅凭这三项 PASS 推导完整 JEDEC 合规结论。
实测｜调整后 DATA：tRQ 为 0.088 ns、tRQH 为 0.085 ns，均判为 PASS。
实测｜调整后 DATA：Slew Rate 为 4.548 V/ns，判为 PASS。
本案例不公开客户的具体驱动档位和寄存器配置，也不据此推断修改前后的输出阻抗数值。
输出驱动特性可以影响电压建立过程，但现有材料不足以定量区分本例中各因素对 tRQ 的贡献，不能把全部改善归因于 Slew Rate。
七、遇到高速接口 SI FAIL，应该先检查什么？
排查 SI FAIL 时，PCB Layout 值得检查，芯片的输出配置也值得核对。输出驱动器、封装、PCB 互连、负载和接收端共同决定接口的表现；软件配置可能改变其中一些电气工作条件。
对于类似的 SI FAIL，可以把以下项目作为检查清单；这不是本案例实际排查顺序的复述：
确认工作模式和测试条件。
包括实际时钟频率、总线模式、电压、测量点、探头负载，以及所采用规范中的测量方法。不同工作模式下的测试要求可能不同。
把时序指标和波形放在一起看。
如果 tRQ 等时序参数异常，同时 Slew Rate 也不符合要求，就值得进一步调查输出驱动能力与实际负载之间的匹配关系。
检查 Device 与 Host 的相关配置。
特别要区分 eMMC Device 的输出 Driver Strength 和 Host 控制器的 PAD Drive Strength。两者作用在不同的电路位置，不能混为一谈。
对于 HS400ES，JEDEC 给出了启用 Enhanced Strobe、无需 Tuning procedure 的初始化路径。[2]
我们也考虑过切换到普通 HS400，通过 Tuning 尝试改善时序，但这可能增加启动时间。本次调整 Device Driver Strength 后，相关项目已通过复测；现有材料不足以认定“缺少 Tuning 是根因”，分析时仍应核对实际模式和实现。
在相同条件下复测。
判断方案是否真正有效，不能只看某一项指标变好，还需要确认其他时序指标、边沿速率以及过冲、下冲和振铃等问题没有引入新的风险。
如果条件允许，还应评估温度、电压和器件差异对结果的影响，避免将单一条件下的 PASS 直接等同于全工作范围的充分裕量。
八、写在最后
这次案例说明，看到 SI FAIL 时，除了检查 PCB 互连，也值得核对芯片的输出配置。
在相同系统测试条件下，调整 Device Driver Strength 后，DATA/CMD 相关项目通过复测。这个结果适用于本案例的设计和测试范围，不能推广为“提高驱动能力就能解决 SI 问题”。
对当前设计有没有帮助，还是要把工作模式、驱动配置、板级负载和测量定义核准，再交给真实波形和复测数据来回答。
本文由上海有准科技有限公司（UR-ZON）整理。初测数值来自测试报告，DATA复测数值来自补充的复测图页；CMD复测通过依据已确认的反馈。不公开具体Device Driver Strength Type。表中的测试限值采用本项目报告的判定条件，具体产品应以适用规范、器件资料和测试方案为准。
UR-ZON 提供存储芯片高速信号测试、SI/PI 分析及相关技术服务。
参考资料
[1] 本项目初测报告《Enhance_HS400_SI_Report_Plain.pdf》，原件仅供内部核验，不公开客户报告全文。
[2] JEDEC，JESD84-B51B，September 2025。§5.3（PDF 34/印刷 8）；§6.6.2.3（PDF 75–76/印刷 49–50）；§10.3.5（PDF 282/印刷 256）；§10.5.4.1、表 206（PDF 285/印刷 259）；§10.10.2、图 89/表 216（PDF 296/印刷 270）；§10.10.3、图 90/表 218（PDF 298/印刷 272）。PDF 页码均从 1 起算；这是本次查证版本，不等于已确认初测采用同版标准。
[3] Texas Instruments，AN-991 Line Driving and System Design，Extra Delay with Termination Capacitance、Rise Time Versus Line Delay、Ringing。仅支持通用传输线原理，不作为本案例的实测依据。
[4] DATA复测图页，2026-10-10仪器截图：输出偏斜／保持偏斜页、Slew Rate页。